Análise de Desempenho de um Roteador utilizando Diferentes Arquiteturas de Decremento em uma Rede-em-Chip
2008; Sociedade Brasileira de Matemática Aplicada e Computacional; Volume: 9; Issue: 3 Linguagem: Português
10.5540/tema.2008.09.03.0427
ISSN2179-8451
AutoresTiago de Oliveira, N. Marranghello,
Tópico(s)VLSI and Analog Circuit Testing
ResumoUma rede-em-chip esta sendo desenvolvida para permitir a implementacao de uma Rede de Petri em hardware. Para determinar a melhor arquitetura do decrementador a ser incorporada ao roteador dessa rede foi desenvolvida uma abordagem baseada em equacoes matematicas que computam as quantidades de portas logicas e de niveis de logica dos decrementadores e do roteador. Uma formula de desempenho foi estabelecida para realizar uma analise comparativa da arquitetura do roteador com cada um dos decrementadores.
Referência(s)