Design of low-power OTP memory IP and its measurement
2010; Volume: 14; Issue: 11 Linguagem: Coreano
10.6109/jkiice.2010.14.11.2541
ISSN2288-4165
AutoresJung Ho Kim, Ji-Hye Jang, Liyan Jin, Pan-Bong Ha, Young‐Hee Kim,
Tópico(s)CCD and CMOS Imaging Sensors
Resumo본 논문에서는 대기 상태에서 저전력 eFuse OTP 메모리 IP를 구현하기 위해 속도가 문제가 되지 않는 반복되는 블록 회로에서 1.2Ⅴ로직 트랜지스터 대신 누설 (off-leakage) 전류가작은 3.3Ⅴ의 MV(Medium Voltage)트랜지스터로 대체하는 설계기술을 제안하였다. 그리고 읽기 모드에서 RWL (Read Word-Line)과 BL의 기생하는 커패시턴스를 줄여 동작전류 소모를 줄이는 듀얼 포트 (Dual-Port) eFuse 셀을 사용하였다. 프로그램 전압에 대한 eFuse에 인가되는 프로그램 파워를 모의실험하기 위한 등가회로를 제안하였다. 하이닉스 90나노 CMOS 이미지 센서 공정을 이용하여 설계된 512비트 eFuse OTP 메모리 IP의 레이아웃 크기는342㎛× 236㎛이며, 5Ⅴ의 프로그램 전압에서42개의 샘플을 측정한 결과 프로그램 수율은 97.6%로 양호한 특성을 얻었다. 그리고 최소 동작전원 전압은 0.9Ⅴ로 양호 하게 측정되었다.
Referência(s)