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Static and dynamic task mapping onto network on chip multiprocessors

2014; National University of Colombia; Volume: 81; Issue: 185 Linguagem: Espanhol

10.15446/dyna.v81n185.34867

2346-2183

Freddy Bolaños, Jose Edison Aedo, Fredy Rivera-Vélez,

Parallel Computing and Optimization Techniques

Las redes en circuito integrado (NoC) representan un importante paradigma de uso creciente para los sistemas multiprocesador en circuito integrado (MPSoC), debido a su flexibilidad y escalabilidad. Las estrategias de tolerancia a fallos han venido adquiriendo importancia, a medida que los procesos de manufactura incursionan en dimensiones por debajo del micrometro y la complejidad de los disenos aumenta. Este articulo describe un algoritmo de aprendizaje incremental basado en poblacion (PBIL), orientado a optimizar el proceso de mapeo en tiempo de diseno, asi como a encontrar soluciones de mapeo optimas en tiempo de ejecucion, para hacer frente a fallos de unico nodo en la red. En ambos casos, los objetivos de optimizacion corresponden al tiempo de ejecucion de las aplicaciones y al ancho de banda pico que aparece en la red. Las simulaciones se basaron en un algoritmo de ruteo XY deterministico, operando sobre una topologia de malla 2D para la NoC. Los resultados obtenidos son prometedores. El algoritmo propuesto exhibe un desempeno superior a otras tecnicas reportadas cuando el tamano del problema aumenta.