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BIBTEX RIS

Implementação física de um microprocessador Risc de 32-bits usando tecnologia XFAB 600nm

2018; Associação Sul-Rio-Grandense de Pesquisadores em História da Educação (ASPHE); Volume: 5; Issue: 2 Linguagem: Português

10.35819/scientiatec.v5i2.2511

2318-9584

Ramon Yago da Cruz Jacques Vieira, Thaciaine Coelho Tavares, Kelvin Rutsatz Costa, Steffani Laurindo Silva, Bruno Canal, Alexsandro Cristóvão Bonatto,

Parallel Computing and Optimization Techniques

Este artigo tem o propósito de relatar a implementação física de um processador de 32-bits de arquitetura do tipo RISC, de conjunto de instruções reduzidas, denominado de RISCO. Este processador é projetado para uma arquitetura simples com a capacidade reconfigurável, proporcionando uma fácil adaptação para os limites especificados dentro de um projeto de SoC. O processador foi implementado na tecnologia XFAB 600nm usando o conjunto de ferramentas EDA Cadence. O principal objetivo do projeto é obter e compartilhar experiências em projetos ASIC e no desenvolvimento de síntese física de circuitos integrados. A implementação física do processador em questão resultou em um circuito de 15,18 mm² com 9.247 células e uma potência estimada de 254 mW.